Список проголосовавших за комментарий "__rtx, <br/> 1) полный лог. Я так понял полный ордерлог в плис? ) Вообще проектирование плис — это серьезный анализ симбиоза пользовательсткого приложения + fpga. То есть нужно максимально продумать, как бы CPU и приложение сильно помогли fpga.<br/> <br/> Поэтому, если большую часть переложить на CPU, то ордерлог можно юзать. Например, присылать свежие слепки в плис.<br/> <br/> 2) унификация, это в первую очередь потеря скоростей и летенси. Поэтому важно осмотреться где ты и что ты хочешь. Если по полученному летенси все хорошо, то конечно путь унификации норм. Но такого опыта у меня нет или мало. Мой путь кастома в силу сильной необходимости<br/> <br/> 3) Нет. Плисина много страт не потянет. Либо потянет, но пострадает летенси. Тут важно определиться, что важнее. Еще не мало важный момент, что путь «много страт» ведет к унификации и на мой взгляд к увеличению человеко годов разработки<br/> <br/> 4)в плис только за этим и идут<br/> <br/> 5) нет. Но знаю коллег плисоводов, которые юзают такую тему<br/> <br/> 6) как я уже сказал, что так и так, львиную долю всего ложится или на питон, или на c++ и передается в плис. Если принятие решения ложится на плис, цифры в среднем 200нс. Но можно уметь и около 50нс +-<br/> <br/> если вы имеете ввиду, чтобы отправлять в сеть из c++ через плис, то такой подход не очень целесообразен. Нужно обладать очень сильными компетенциями в linux kernel разработках, чтобы достичь хотя бы 300+, ниже не уйдете. Если компетенций нет, будет сильный проигрыш по сравнению с обычными сетевыми картами"